010---基于Verilog HDL的分频器计划

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择要

文章为学习记载。绘制时序图，编码。通过修改分频值参数，实现恣意整数分频器计划。

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一、时序图

二、步调计划

2.1 rtl

1. module divider
2. #(
3.   parameter    DIV_VALUE = 5
4.   )
5. (
6. input wire sys_clk , //系统时钟 50MHz
7. input wire sys_rst_n , //全局复位
9. output reg clk_flag //指示系统时钟分频后的脉冲标志信号
11. );
13. function integer clogb2 (input integer bit_depth);              
14. begin                                                           
15.          for(clogb2=0; bit_depth>0; clogb2=clogb2+1)                  
16.          bit_depth = bit_depth >> 1;                                 
17. end                                                           
18. endfunction
20. localparam  CNT_MAX = clogb2(DIV_VALUE -1);
22. reg [CNT_MAX:0] cnt; //计数
24. //cnt:
25. always@(posedge sys_clk or negedge sys_rst_n)
26. begin
27.      if(sys_rst_n == 1'b0)
28.          cnt <= 'b0;
29.      else if(cnt == DIV_VALUE -1)
30.          cnt <= 3'b0;
31.      else
32.          cnt <= cnt + 1'b1;
33. end
35. //clk_flag:脉冲信号指示
36. always@(posedge sys_clk or negedge sys_rst_n)
37. begin
38.      if(sys_rst_n == 1'b0)
39.          clk_flag <= 1'b0;
40.      else if(cnt == DIV_VALUE -2)
41.          clk_flag <= 1'b1;
42.      else
43.          clk_flag <= 1'b0;
44. end
46. endmodule

复制代码

2.2 tb

1. module tb_divider();
3. reg sys_clk ; //系统时钟 50MHz
4. reg sys_rst_n ; //全局复位
6. wire clk_flag ;
8. //初始化系统时钟、全局复位
9. initial begin
10. sys_clk = 1'b1;
11. sys_rst_n <= 1'b0;
12. #20
13. sys_rst_n <= 1'b1;
14. end
16. //sys_clk:模拟系统时钟，每 10ns 电平翻转一次，周期为 20ns，频率为 50MHz
17. always #10 sys_clk = ~sys_clk;
20. divider
21. #(
22. .    DIV_VALUE(5)
23.   )
24. divider_inst1
25. (
26. . sys_clk (sys_clk), //系统时钟 50MHz
27. . sys_rst_n(sys_rst_n) , //全局复位
29. . clk_flag(clk_flag) //指示系统时钟分频后的脉冲标志信号
31. );
33. endmodule

复制代码

三、仿真分析

5分频：
体系时钟周期20ns,clk_flag周期100ns。

10分频：
体系时钟周期20ns,clk_flag周期200ns。

四、实用性

确保体系时钟继续作为工作时钟：
体系时钟是由外部晶振直接通过管脚毗连到了 FPGA 的专用时钟管脚上，会毗连到全局时钟网络，可以大概使时钟信号到达每个寄存器的时间都尽大概雷同，以包管更低的时钟偏斜（Skew）和抖动（Jitter）。

1. always@(posedge sys_clk or negedge sys_rst_n)
2. begin
3. if(sys_rst_n == 1'b0)
4. A <= 4'b0;
5. else if(clk_flag == 1'b1)
6. A <= A + 1'b1;
7. end

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