PCIe学习条记1：PCIe体系架构——PCIe简介

目次

一、PCIe简介
1.1 串行传输
1.1.1 相对于并行传输的优化
1.1.2 带宽盘算
1.1.3 差分信号传输
1.1.4 基于数据包的传输协议
1.2 PCIe的体系拓扑布局
1.2.1 根组件（Root Complex，RC）
1.2.2 上行端口与下行端口
1.2.3 交换机与桥 (Switches and Bridges)
1.2.4 端点（Endpoints）

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一、PCIe简介

PCIe是一种串行总线，采取双向毗连的方式，可同时收发，是一种双单工毗连。
PCIe装备之间的信号传输路径称作链路（Links），一个link由一个或多个收发通道（Lanes）构成。协议规范中的x1、x2、x4、x8、x16和x32分别表现一个link中包罗1、2、4、8、16或32个lane。PCIe 允许多种链路宽度，体系计划时可以在本钱和性能之间做出得当的权衡——采取更多的lane可以提供更高的通讯带宽，但本钱、空间和功耗相应增长。

1.1 串行传输

1.1.1 相对于并行传输的优化

并行传输的不敷：

  

• 并行传输中参考时钟存在时钟偏斜，即时钟在发送方和吸收方的时候差别；  
  
• 并行传输中多比特信号之间大概存在数据偏斜，即多比特信号到达和稳固的时候差别。
  

串行传输的降服了上述不敷。串行传输将时钟信号包罗于数据流中，无需额外的传输线来传输参考时钟。因此，纵然数据传输的时长超过多个时钟周期也不会导致数据相对于参考时钟的滞后，也便不存在时钟偏斜的题目。串行传输中单通道单次传输单比特信号，也不存在数据偏斜的题目（多通道计划中必要引入对齐机制）。
1.1.2 带宽盘算

  

• PCIe 1.x比特率为2.5GT/s，采取8b/10b编码，每个lane的带宽盘算方法为：
  

带宽 =（2.5GT/s x 2 双向）/ 10bits per symbol = 0.5GB/s

  

• PCIe 2.x比特率为5.0GT/s，采取8b/10b编码，每个lane的带宽盘算方法为：
  

带宽 =（5.0GT/s x 2 双向）/ 10bits per symbol = 1GB/s

  

• PCIe 3.x比特率为8.0GT/s，采取128b/130b编码（2比特的开销忽略不计），每个