EDA

上海合见工业软件集团有限公司（简称“合见工软”）作为中国EDA领域的核心企业之一，其产品线旨在构建覆盖芯片设计、验证、封装及系统分析的全流程解决方案。以下对其主要EDA产品的功能进行系统性阐述，不涉及公司背景、战略与市场分析。

第一部分：功能验证解决方案

功能验证是确保芯片设计符合规格要求的关键环节，合见工软在此领域提供了从模块级到系统级的完整工具链。

1. 数字仿真与调试平台

该平台的核心是高性能的数字仿真引擎，支持业界标准的Verilog、SystemVerilog和VHDL语言。其仿真器采用多核并行与智能调度算法，能够显著提升大规模SoC设计的仿真速度，尤其在处理数亿门级设计时仍能保持高效的运行效率。平台内嵌的调试环境提供波形查看、代码覆盖率、功能覆盖率与断言覆盖率的实时收集与分析功能。用户可在统一的图形界面中设置断点、单步执行、进行反向调试，并利用事务级调试功能追踪高级抽象模型中的数据传输。调试器支持与UVM验证方法学的深度集成，可自动追踪测试序列的执行路径，快速定位激励生成、模型行为或检查器中的错误。

2. 硬件辅助验证系统

该系统包含硬件仿真与FPGA原型验证两大核心功能。硬件仿真器基于大规模可编程阵列构建，能将整个SoC设计映射到专用硬件中，以接近MHz级别的运行速度执行验证任务，速度是软件仿真的数千至数万倍。其核心功能包括：自动设计分割与编译，将超大型设计智能划分并映射到多个FPGA单元，同时优化互联资源与时序；深度全可视调试，支持在无需重新编译的情况下，实时捕获和显示设计中任何信号的波形，并可插入动态探针进行条件触发；事务级接口，通过Transactor模型与主机软件交互，支持C/C++、SystemC等虚拟模型与硬件中设计的协同仿真，便于构建虚拟原型环境运行真实驱动与操作系统。FPGA原型验证功能则侧重于流片前的硅前软件启动与系统验证，提供更快的运行速度（可达数十MHz）和丰富的现成原型验证板卡与接口子卡库，支持快速构建贴近最终产品的硬件环境。

3. 形式验证工具套件

该套件提供完备的形式化证明能力，无需测试向量即可对设计属性进行数学上的穷尽性检查。其等价性检查功能用于在综合、布局布线等设计转换步骤后，严格证明修改后的网表与原始RTL设计在功能上完全等价。其属性检查功能允许用户通过SVA等属性描述语言指定设计意图（如“仲裁公平性”、“状态机无死锁”），引擎将使用形式化算法在全部可能的状态空间中进行搜索，要么证明属性永远成立，要么生成导致属性失效的最小反例场景。该工具特别适用于控制逻辑、通信协议和安全性相关模块的深度验证。此外，套件还包含自动形式化应用，如连接性检查、时钟域交叉检查等，可自动提取并验证设计中的常见问题。

4. 验证管理平台

这是一个企业级的验证流程与数据管理平台。其核心功能包括：验证计划管理，允许用户创建、跟踪和管理验证计划条目，并将其与测试用例、功能覆盖率点、代码覆盖率结果自动关联，实现从规划到闭合的端到端追踪；回归测试管理，提供智能的回归测试调度与执行环境，支持分布式计算集群，能够根据变更集、历史通过率等因素自动选择测试集，并对失败测试进行自动分类与分派；覆盖率数据库与分析，集中存储所有覆盖率数据，提供多维度的融合覆盖率分析视图，识别覆盖空洞，并指导验证收敛。

第二部分：数字设计与实现解决方案

该方案覆盖从寄存器传输级到物理版图的完整数字实现流程。

1. 逻辑综合工具

该工具将RTL代码转换为工艺相关的门级网表。其主要功能包括：时序驱动综合，在映射阶段即考虑时钟频率、建立时间和保持时间约束，进行初步优化；面积与功耗优化，集成多目标优化算法，在满足时序的前提下自动进行逻辑重构、门尺寸调整和时钟门控插入，以降低动态功耗和泄漏功耗，并减少面积；设计规则约束满足，自动处理最大电容、最大转换时间等工艺相关的设计规则；物理感知综合，可读入布局后的物理信息（如线负载模型），进行更精确的时序预估和优化。工具支持多层次层次化设计流程，并具备强大的调试能力，用于分析时序路径和约束违例。

2. 物理设计与签核平台

这是一个集成的物理实现环境，包含布局、时钟树综合、布线、优化和签核的全套功能。

• 布局规划与布局：支持手动与自动的宏模块与标准单元布局规划，考虑供电网络、模块互联、时序关键路径等因素。详细布局算法在合法化单元放置的同时，优化线长、拥塞和时序。
• 时钟树综合：构建全局和局部时钟分布网络，提供多种时钟树结构（如H-tree、Mesh）选择，优化时钟偏斜、延迟、功耗和功耗完整性。支持多模多角分析、时钟门控集成和先进工艺下的时钟规则处理。
• 全局与详细布线：全局布线阶段规划信号的整体走线路径，避免布线拥塞。详细布线阶段完成所有金属层的实际连线，严格遵守设计规则（间距、宽度、通孔规则），并优化信号完整性，进行串扰避免和修复。
• 时序与功耗优化：在布局和布线后，执行增量式的时序优化，包括细胞尺寸调整、缓冲器插入、逻辑复制和关键路径重组。同时进行动态IR压降分析和修复，优化供电网络。
• 物理签核：提供与实现工具紧耦合的签核级分析，包括：静态时序分析，支持多模多角、芯片变异分析，精度达到签核要求；物理验证，进行设计规则检查和版图与原理图一致性检查；寄生参数提取，从版图中提取详细的电阻电容参数，用于精确的后仿真和信号完整性分析。

3. 可测性设计工具

该工具集用于在设计中插入自动测试结构，以支持芯片制造后的生产测试。其功能包括：扫描链插入，将时序单元重新连接成可扫描的链，支持多种扫描架构（如压缩扫描、时钟域交叉处理）；自动测试向量生成，生成高故障覆盖率的测试向量，并支持测试点插入以提高测试质量；内建自测试，生成用于存储器和逻辑的内建自测试结构；边界扫描插入，支持IEEE 1149.1等标准，用于板级测试和调试。

第三部分：先进封装与系统级设计解决方案

该方案面向2.5D/3D IC、Chiplet等先进封装技术，提供系统级协同设计与分析能力。

1. 先进封装协同设计环境

这是一个支持多芯片/多工艺异构集成的统一设计平台。其核心功能包括：系统级布图规划，允许用户在封装或中介层上可视化地放置多个Chiplet/芯片，并规划其之间的互联拓扑；跨芯片互联综合，自动生成芯片间的高密度互联（如微凸块、硅通孔），并根据带宽、延迟和功耗约束优化布线；互联模型提取与集成，提取并创建包含寄生参数的互联物理模型，并将其反向标注回芯片级设计，用于进行包含封装效应的芯片时序与信号完整性分析。

2. 系统级信号完整性/电源完整性分析工具

该工具专门用于分析高速、高密度封装与板级系统的电气性能。

• 信号完整性分析：对高速串行链路、并行总线等进行前仿真和后仿真。功能包括：提取传输线的S参数模型，进行时域反射分析和眼图分析，评估码间串扰、反射损耗、插入损耗对信号质量的影响，并提供端接方案优化建议。
• 电源完整性分析：对整个供电网络进行直流压降分析和交流阻抗分析。功能包括：识别IR压降过大的热点区域，分析电源分配网络的阻抗曲线，评估去耦电容配置的有效性，优化供电网络结构以满足芯片各功能模块的供电噪声要求。
• 电-热协同分析：将电气分析（电流密度分布、功耗分布）的结果映射到三维封装结构上，进行稳态和瞬态的热传导仿真，预测芯片结温、封装表面温度，评估散热方案的有效性，防止因过热导致的性能降级或可靠性问题。

第四部分：工程数据管理与流程自动化平台

这是一个提升大规模设计团队协作效率的基础平台。

其功能核心是设计数据管理，提供版本控制、分支管理、权限控制和数据关系追踪，确保设计数据的一致性与可追溯性。其次是设计流程管理，允许用户通过图形化界面或脚本定义从RTL到GDSII的完整或部分设计流程，平台可自动调度任务、管理依赖关系、监控执行状态并收集结果报告。此外，它还提供计算资源管理功能，统一管理数据中心或云端的计算、存储和许可证资源，实现任务的排队、调度和负载均衡，最大化资源利用率。

综上所述，上海合见工业软件集团有限公司的EDA产品功能覆盖了现代芯片设计，特别是高性能复杂SoC和先进封装设计所需的关键环节，其工具链在功能验证的深度、数字实现的完整性以及系统级分析的先进性方面构成了核心的技术能力组合。