verilog根本知识

一，Verilog和VHDL区别
全天下高条理数字体系操持范畴中，应用Verilog和VHDL的比率是80％和20％；这两种语言都是用于数字电路体系操持的硬件形貌语言， 而且都已经是 IEEE 的标准。 VHDL 是美国军方构造开辟的，VHDL1987年成为标准；Verilog 是由一个公司的私有财产转化而来，Verilog 是1995年成为标准。Verilog 有更强的生命力，厥后Verilog成为IEEE标准
这两者有其共同的特点：
1. 能情势化地抽象体现电路的活动和布局；
2. 支持逻辑操持中条理与范围地形貌；
3. 可借用高级语言地良好布局来简化电路活动和布局；
4. 支持电路形貌由高层到低层的综合转换；
5. 硬件形貌和实现工艺无关。
两者也各有特点。 Verilog推出已经有20年了，拥有广泛的操持群体，成熟的资源，且Verilog容易把握，只要有C语言的编程根本，通过比力短的时间，颠末一些现实的使用，可以在1个月左右把握这种语言。而VHDL操持相对要难一点，VHDL不是很直观，至少要半年以上的专业培训。
Verilog是硬件形貌语言，在编译下载到FPGA之后会天生电路，以是Verilog全部是并行处置惩罚与运行的； C语言是软件语言，编译下载到CPU后是软件指令，而不会根据你的代码天生相应的硬件电路，CPU处置惩罚软件指令必要取址、译码、实行， 是串行实行的。

二，Verilog运算符号
逻辑电路中