【FPGA】模子机下载FPGA筹划

目次
  
  模子机下载FPGA筹划
  框架
  仿真
  代码
  MIOC.v
  IO.v
  SoC.v
  

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  只是理论，下板还需做相应的修改
  
  模子机下载FPGA筹划

  
  32位MIPS地点空间接纳内存与IO同一编址方式，统共232个存储单位，每个单位默认存放1个字节，即统共4GB。分别为:用户空间和内核空间。
  （1）内核空间（0x8000_0000—0xFFFF_FFFF）2GB
  （2）用户空间（0x0000_0000—0x7FFF_FFFF）2GB
  

  框架

仿真

           instmem [0] = 32'h34011100;   //ori r1,r0,1100h         r1--32'h0000 1100
        instmem [1] = 32'h34020020;   //ori r2,r0,0020h        r2--32'h0000 0020
         instmem [2] = 32'h3403ff00;   //ori r3,r0,ff00h        r3--32'h0000 ff00
         instmem [3] = 32'h3404ffff;   //ori r4,r0,ffffh        r4--32'h0000 ffff
        //R1=00001100 R2=00000020
        instmem [4] = 32'b000000_00001_00010_00101_00000_100000;//add,R5,R1,R2  00001120
        instmem [5] = 32'b000000_00001_00010_00110_00000_100101;//or,R6,R1,R2   00001120
          //测试FPGA
        //用户空间的访问0000_0000~6FFF_FFFF
        //(r1)=0000 1100
        //    +0000 0018
        //addr=0000 1118  
        //    =1000100011000 字节地点
        //    =100 0100 0110 字地点
        //      =446H             只有1K空间 太大电脑内存不敷 实际巨细有7000_0000
        //    =46H             丢掉了高位的1位
        //    =70
        //datamem[70]=(r6)=00001120
        instmem[6]=32'b101011_00001_00110_0000_0000_0001_1000; //sw r6,0x18(r1)
        //(r7)=datamem[70]
        instmem[7]=32'b100011_00001_00111_0000_0000_0001_1000; //lw r7,0x18(r1)
        //IO空间的访问7000_0000~7FFF_FFFF
        //lui  R0,7000 --R8 --70000000
        instmem [8] = 32'h3C087000;
        //(r8)=70000000
        //    +0000 0018
        //addr=7000 0018  
        //    =0111 0000 0000 0000 0000 0000 0001 1000 字节地点
        //    =0111 0000 0000 0000 0001 0000 0001 10 字地点
        //      =1C00 0406H             只有1K空间 实际巨细有1000_0000
        //    =06H             丢掉了多余位 1K=400H
        //    =6
        //iomem[6]=(r6)=00001120
        instmem[9]=32'b101011_01000_00110_0000_0000_0001_1000; //sw r6,0x18(r8)
        //(r9)=iomem[6]
        instmem[10]=32'b100011_01000_01001_0000_0000_0001_1000; //lw r9,0x18(r8)
  

代码

MIOC.v

2. `include "define.v"
4. module MIOC(
5.         input wire memCe,
6.         input wire memWr,
7.         input wire [31:0] memAddr,
8.         input wire [31:0] wtData,
9.         input wire[31:0] ramRdData,
10.         input wire[31:0] ioRdData,
11.         output reg[31:0] rdData,
12.         output reg ramCe,
13.         output reg ramWe,
14.         output reg [31:0] ramAddr,
15.         output reg[31:0] ramWtData,
16.         output reg ioCe,
17.         output reg ioWe,
18.         output reg[31:0] ioAddr,
19.         output reg [31:0] ioWtData
20. );
22.         always@(*)
23.                 if(memCe == `RamEnable)
24. //                        if(memAddr & 32'hF000_0000 == 32'h7000_0000) //按位与结果不对
25.                         if(memAddr >= 32'h7000_0000 && memAddr<32'h8000_0000)
26.                                 begin
27.                                         ioCe= `RamEnable;
28.                                         ioWe = memWr;
29.                                         ioAddr = memAddr;
30.                                         ramCe= `RamDisable;
31.                                         ramWe = `RamUnWrite;
32.                                         ramAddr = `Zero;
33.                                 end
34.                         else
35.                                 begin
36.                                         ioCe = `RamDisable;
37.                                         ioWe= `RamUnWrite;
38.                                         ioAddr = `Zero;
39.                                         ramCe= `RamEnable;
40.                                         ramWe = memWr;
41.                                         ramAddr = memAddr;
42.                                 end
43.                 else
44.                         begin
45.                                 ioCe= `RamDisable;
46.                                 ioWe= `RamUnWrite;
47.                                 ioAddr = `Zero;
48.                                 ramCe= `RamDisable;
49.                                 ramWe = `RamUnWrite;
50.                                 ramAddr = `Zero;
51.                         end
52.                
53.         always@(*)
54.                 if(memCe == `RamEnable)
55.                         if(ramCe ==`RamEnable)
56.                                 begin
57.                                         rdData= ramRdData;
58.                                         ramWtData = wtData;
59.                                         ioWtData= `Zero;
60.                                 end
61.                         else
62.                                 begin
63.                                         rdData = ioRdData;
64.                                         ramWtData= `Zero;
65.                                         ioWtData=wtData;
66.                                 end
67.                 else
68.                         begin
69.                                 rdData= `Zero;
70.                                 ramWtData= `Zero;
71.                                 ioWtData= `Zero;
72.                         end
73. endmodule

复制代码

IO.v

1. `include "define.v";
2. module IO(
3.         input wire ce,
4.         input wire clk,
5.         input wire we,
6.         input wire[31:0]addr,
7.         input wire[31:0]wtData,
8.         output reg[31:0]rdData
9.         /*IO interface*/   
10. );
11.         /*access IO device*/
12.     reg [31:0] iomem [1023 : 0];
13.     always@(*)      
14.         if(ce == `RamDisable)
15.           rdData = `Zero;
16.         else
17.           rdData = iomem[addr[11 : 2]];
18.     always@(posedge clk)
19.         if(ce == `RamEnable && we == `RamWrite)
20.             iomem[addr[11 : 2]] = wtData;
21.         else ;
22. endmodule

复制代码

SoC.v

2. module SoC(
3.     input wire clk,
4.     input wire rst
5. );
6.     wire [31:0] instAddr;
7.     wire [31:0] instruction;
8.     wire romCe;
10.    //ls
11.     wire memCe, memWr;   
12.     wire [31:0] memAddr;
13.     wire [31:0] rdData;
14.     wire [31:0] wtData;
16.         //interupt
17.         wire[5:0] intr;
18.         wire intimer;
19.         assign intr={5'b0,intimer};
21.         //FPGA
22.         wire ramCe,ramWe,ioCe,ioWe;
23.         wire[31:0] ramWtData,ramAddr,ramRdData;
24.         wire[31:0] ioWtData,ioAddr,ioRdData;
26.     MIPS mips0(
27.         .intr(intr),//
28.         .intimer(intr[0]),//
29.         .clk(clk),
30.         .rst(rst),
31.         .instruction(instruction),
32.         .instAddr(instAddr),
33.         .romCe(romCe),
34.         .rdData(rdData),        
35.             .wtData(wtData),        
36.             .memAddr(memAddr),        
37.             .memCe(memCe),        
38.             .memWr(memWr)
39.     );       
40.         MIOC mioc0(
41.                 .memCe(memCe),
42.                 .memWr(memWr),
43.                 .memAddr(memAddr),
44.                 .wtData(wtData),
45.                 .rdData(rdData),
46.                 .ramCe(ramCe),
47.                 .ramWe(ramWe),
48.                 .ramAddr(ramAddr),
49.                 .ramRdData(ramRdData),
50.                 .ramWtData(ramWtData),
51.                 .ioCe(ioCe),
52.                 .ioWe(ioWe),
53.                 .ioAddr(ioAddr),
54.                 .ioRdData(ioRdData),
55.                 .ioWtData(ioWtData)
56. );
57.    
58.     InstMem instrom0(
59.         .ce(romCe),
60.         .addr(instAddr),
61.         .data(instruction)
62.     );
63. /*
64.         //DataMem
65.         DataMem datamem0(      
66.             .ce(memCe),        
67.             .clk(clk),        
68.             .we(memWr),        
69.             .addr(memAddr),        
70.             .wtData(wtData),        
71.             .rdData(rdData)  
72.         );
73. */
74.         DataMem datamem0(
75.                 .ce(ramCe),
76.                 .clk(clk),
77.                 .we(ramWe),
78.                 .addr(ramAddr),
79.                 .rdData(ramRdData),
80.                 .wtData(ramWtData)
81. );
82.         IO io0(
83.                 .ce(ioCe),
84.                 .clk(clk),
85.                 .we(ioWe),
86.                 .addr(ioAddr),
87.                 .rdData(ioRdData),
88.                 .wtData(ioWtData)
89. );
90. endmodule

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