FPGA收罗adc，IP核用法，AD驱动（上半部分）

未完结，来日诰日补全
IP核：集成的一个现有的模块
串口写好后根本不会再修改串口模块内部的一些逻辑，将串口.v文件添加进来，之后通过他的上层的接口去对他举利用用，以是我们打包IP，之后就不消去添加源文件了，
IP Catalog ->聚集；内里就是我们全部可以调用的聚集

fft:快速傅里叶变更
如果创建了一个IP之后，我们就可以直接调用这个模块，这个模块里的功能都是完成了的，我们只须要对接口举行例化就行
对于我们要利用的串口模块，我们要把我们的控制信号给罗列出来

把通讯信号也罗列出来

然后就是时钟复位信号clk，rstn
以及界说的两个参数：时钟频率SYSCLK_FREQ，波特率BUAD_RATE
在调用的时间也要给一些参数，可以改变串口IP的波特率
创建一个本身的IP：

block design就是一个画布
IP管理页面：

File Groups:文件组
Synthesis:可综合文件
当我们本身建立IP时，我们也可以通过我们输入的一些参数对IP举行设置，当我们如许去界说出来，比方

在打包IP时它会自动的给你辨认成一个上层可设置的一个参数，就会给你在这儿罗列出来

右键->添加一个总线接口，由于串口是已经有了总线不是没有总线